반도체 설계에서 RTL은 논리적으로 동작하는 코드이지만,
그 자체로는 실리콘 위에 구현될 수 없다.
이를 실제 제조 가능한 회로 형태로 변환하는 과정이 **합성(Synthesis)**이며,
이후 정확한 동작을 보장하기 위해 수행하는 **정적 타이밍 분석(Static Timing Analysis, STA)**은 필수 검증 절차다.
이번 글에서는 합성과 STA가 어떤 방식으로 수행되며, 왜 중요한지, 그리고
실제 설계 흐름에서 어떤 역할을 하는지를 구체적으로 살펴본다.
1. 합성이란 무엇인가?
합성(Synthesis)은 RTL 코드(Verilog, VHDL 등)를 논리 게이트 수준의 회로(Netlist)로 변환하는 과정이다.
이를 통해 추상적인 동작 정의가
NAND, NOR, FF(플립플롭), MUX 등 표준 셀 라이브러리 기반의 실질 회로로 구체화된다.
2. 합성의 주요 입력과 출력
| 입력 | RTL 코드, 제약 조건(SDC), 셀 라이브러리(Lib), PDK 정보 |
| 출력 | 게이트 수준 넷리스트(Netlist), 타이밍 리포트, 영역 정보 등 |
3. 합성 시 고려되는 주요 제약 조건 (Constraints)
- 클록 주기 (Clock Period): 회로가 맞춰야 할 동작 속도
- 입출력 지연 (IO Delay): 외부 신호와의 연결 시간
- 지연 경로 제한 (Path Group): 경로 우선순위 설정
- 전력 제약 (Power): 소비 전력 최적화 방향 설정
- 면적 제약 (Area): 칩 크기 제어
이 제약 조건이 정확히 반영되지 않으면,
이후 단계에서 수율과 성능 문제로 이어질 수 있다.
4. Static Timing Analysis(STA)란?
STA는 합성된 회로가 주어진 시간 제약 조건을 만족하는지 수학적으로 분석하는 과정이다.
시뮬레이션 없이 모든 경로의 지연 시간을 계산해 타이밍 오류를 조기에 검출할 수 있다.
5. STA의 핵심 개념
| Setup Time | 데이터가 클록에 맞춰 안정되어야 하는 최소 시간 |
| Hold Time | 클록이 변경된 후 데이터가 유지되어야 하는 시간 |
| Slack | 요구 시간과 실제 경과 시간의 차이 (Slack < 0이면 타이밍 오류) |
| Critical Path | 전체 회로에서 가장 긴 지연 경로 (성능 결정) |
6. STA는 어떻게 수행되는가?
- 넷리스트와 라이브러리 로드
- 클록 정의 및 타이밍 제약 설정(SDC)
- 경로 추출 및 지연 계산
- Slack 분석 및 보고서 생성
STA 툴은 모든 가능한 경로를 계산하고,
타이밍 위반이 발생하는 경로에 대해서는 재설계(Synthesis Optimization) 또는 배치 변경을 유도한다.
7. 주요 합성 및 STA 툴
| 합성 | Design Compiler | Synopsys |
| 합성 | Genus Synthesis | Cadence |
| STA | PrimeTime | Synopsys |
| STA | Tempus | Cadence |
| STA | OpenSTA | 오픈소스 기반 학습용 툴 |
8. 설계 단계에서의 통합 흐름
- RTL 설계
- 합성 수행 → 게이트 넷리스트 생성
- STA 분석 → Slack 확인 및 경로 최적화
- 합성 재실행(Iterative Synthesis) → PPA 개선 (Power, Performance, Area)
- 배치&배선 단계로 인계
9. 마무리하며
합성과 STA는 RTL이 실제 회로로 구현되기 위한 필수 중간 단계이며,
반도체의 성능, 전력, 면적(PPA)을 결정하는 핵심 공정이다.
빠르고 정확한 연산, 타이밍 위반 없는 동작, 면적 최적화를 달성하기 위해서는
합성 전략과 타이밍 제약 조건 설계가 정교해야 한다.
다음 편에서는 합성 이후 이어지는 배치 및 배선(Place & Route) 공정과 레이아웃 검증(DRC, LVS)에 대해 설명할 예정이다.